硅光芯片的晶圓級測試

  做過光芯片測試的同學應該都深有體會，使用手動耦合平臺，一天時間內(nèi)測試的結(jié)構(gòu)非常有限，效率非常低，更不用提實驗中可能還會出現(xiàn)一些幺蛾子。如果硅光芯片開始大批量生產(chǎn)，如此低效率的測試顯然需要改善，必須采用高速、有效、可靠的測試方案。這篇筆記整理了一些用于晶圓級測試的方案。

  文獻1中進行了一個有趣的估算，商用的晶圓級自動化測試設(shè)備約200萬美元，測試時間1s相當于花費3美分，而一個10mm^2的硅光芯片成本約10美分，因此如果單個芯片測試超過3秒，那么測試的費用就會大于芯片的成本。雖然這種估算方法不一定合理，但是至少說明了測試的重要性。

  硅光芯片的耦合方案主要分兩種，即端面耦合器和光柵耦合器。其中，端面耦合器雖然耦合效率高，帶寬大，但是由于其位于芯片的兩端，不方便做片上的在線測試。而光柵耦合器比較靈活，可以位于芯片上的任意位置，因而是晶圓級測試的首選，典型的光柵測試結(jié)構(gòu)如下圖所示：

(圖片來自 https://link.springer.com/chapter/10.1007/978-3-319-42367-8_14)

  對于一個較復雜的集成光路，為了檢驗其各個功能單元的性能，通常在特定的位置處添加定向耦合器與光柵耦合器，分出較小比例的光場進行測量。典型的結(jié)構(gòu)如下圖所示：

(圖片來自文獻1)

  這種方案比較直接，可用于在功能單元較少的時候。一旦器件數(shù)目較多，需測試的結(jié)構(gòu)相應增加，輔助測試的結(jié)構(gòu)就會占據(jù)較大的面積。而流片面積直接與成本掛鉤。另一方面，假設(shè)一個測試結(jié)構(gòu)分光比是5%， 10個測試結(jié)構(gòu)的分光損耗就會達到2.2dB，會影響整個系統(tǒng)的link budget。

  為了解決上述的問題，研究人員提出了多種方案，來減小測試結(jié)構(gòu)的影響。

  方案1：可擦除的光柵耦合器

  該方案利用Ge的離子注入形成光柵耦合器，測試完成后，可通過激光退火的方式擦除該光柵耦合器。Ge的注入導致Si的晶格無序，單晶硅變?yōu)榉蔷Ч?，而退火后，原子重新有序排列，轉(zhuǎn)變?yōu)閱尉Ч?，從而達到了擦除光柵耦合器的目的。下圖是擦除前后的結(jié)構(gòu)示意圖：

(圖片來自文獻2)

  實驗測得的耦合損耗為6.8dB, 比傳統(tǒng)光柵耦合器高了2.3dB。退火后的結(jié)構(gòu)仍然存在0.7dB的額外損耗，這一參數(shù)還有待提高。

  2. 非接觸式的電導率監(jiān)測

  該方案采用的電學檢測方案，而不是上述的光柵耦合器。其結(jié)構(gòu)如下圖所示：

(圖片來自文獻3)

  該方案在待測波導附近制作兩個金屬電極。將硅波導看成一根導線，由于Si-SiO2界面處存在表面態(tài)吸收(surface state absorption)，導致波導內(nèi)的載流子濃度會隨著波導內(nèi)的光強變化而變化。而載流子濃度會影響電導率，利用這兩個金屬電極測出電導率的變化，進而知曉硅波導內(nèi)光強的變化。實驗時，一個電極與交變電壓源相連，另一電極與跨阻放大器相連，用于接收信號。

  該方案另辟蹊徑，沒有直接測試光信號，而是轉(zhuǎn)變?yōu)殡娦盘栠M行測試。制備金屬電極不需要額外的工藝流程，并且不會占據(jù)太多的面積。但是該方案不能檢測高頻信號。

  3. 端面斜切的PLC探針

  該方案使用端面斜切的PLC芯片。PLC芯片放置于端面的刻蝕槽中，光場在斜切處反射進硅波導中。其結(jié)構(gòu)示意圖如下圖所示：

(圖片來自文獻4)

  實驗中測得的耦合損耗為5.7dB, 相比于單模波導耦合，引入了2.2dB的額外損耗。借助該方案，斜切的PLC芯片作為光學探針(optical probe)，可以進行基于端面耦合器的線上測試。

  4. 光柵耦合器與端面耦合器共存方案

  該方案的結(jié)構(gòu)如下圖所示：

(圖片來自文獻5)

  整個芯片分為兩部分，左半部分為一個光柵耦合器與端面耦合器相連，右半部分為端面耦合器與集成光路相連。利用光柵耦合器進行線上測試，后續(xù)將左半部分劃切掉，保留右半部分。

  該方案既利用了光柵耦合器線上測試的優(yōu)勢，最終芯片采用端面耦合器，又可以發(fā)揮端面耦合器的優(yōu)點。此外相比于以上其他幾種方案，該方案并沒有引入新穎的結(jié)構(gòu)，只是在原有基礎(chǔ)上將光柵耦合器與端面耦合器進行組合，非常巧妙。

  以上是幾種晶圓級別的測試方案。個人覺得方案2和4比較好，方案1需要離子注入和激光退火，增加了工藝的復雜度，方案3需要制備專門的PLC芯片。

  在集成光路設(shè)計中，為了后續(xù)方便快速地進行光的耦合測試，通常將I/O端口平行排布，如下圖所示：

(圖片來自文獻1)

  晶圓級測試對于降低硅光芯片的成本意義重大，唯有實現(xiàn)快速高效的在線測試，才能提高光芯片的良率。在芯片設(shè)計時，也需要考慮到方便后續(xù)的測試，兩者相輔相成。

  參考文獻：

  1. R. Polster, et.al., "Challenges and solutions for high-volume testing of silicon photonics "

  2. R. Topley, et.al., "Locally Erasable Couplers for Optical Device Testing in Silicon on Insulator", Journ. Light. Tech. 32, 2248(2014)

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  4. R. Polster, et.al., "Wafer-scale high-density edge coupling for high throughput testing of silicon photonics", OFC 2018

  5. Novack, et.al.,"Test systems and methods for chips in wafer scale photonic systems", US patent