富士通利用FPGA Accelerators開發(fā)WAN加速技術(shù)

  ICCSZ訊(編譯：Vicki)富士通實(shí)驗(yàn)室(Fujitsu Laboratories Ltd)宣布了WAN加速技術(shù)的發(fā)展，該技術(shù)的傳輸速度高達(dá)40Gbps，用于在云間傳輸大量的數(shù)據(jù)，該技術(shù)還使用了實(shí)時編程的服務(wù)器。

  近年來，隨著云的發(fā)展，已經(jīng)有一種提高數(shù)據(jù)和服務(wù)器管理和維護(hù)效率的方法，通過遷移數(shù)據(jù)來提高數(shù)據(jù)和服務(wù)器管理。此外，如圖所示的傳輸，使用了物聯(lián)網(wǎng)和人工智能等，人們對工作和業(yè)務(wù)轉(zhuǎn)型中大量數(shù)據(jù)的分析和使用有很高的期望。考慮到這一點(diǎn)，在云層之間通過WAN的數(shù)據(jù)量有了爆炸性的增長，這刺激了下一代WAN 加速技術(shù)的需求，這種技術(shù)能夠在云間高速傳輸巨大的數(shù)據(jù)。

  WAN加速技術(shù)通過壓縮或重復(fù)數(shù)據(jù)傳輸來降低數(shù)據(jù)量，從而提高有效傳輸速度。在使用10Gbps網(wǎng)絡(luò)傳輸更高速度的數(shù)據(jù)時，需要處理的數(shù)據(jù)量非常大，服務(wù)器瓶頸的壓縮和刪除處理速度非?？?。因此，為了提高實(shí)時操作，需要有一個可以在更高的速度下操作的cpu，或者是速度更快的WAN加速技術(shù)。

  富士通實(shí)驗(yàn)室開發(fā)了FPGA并行化技術(shù),可以大大減少所需的處理壓縮和重復(fù)數(shù)據(jù)刪除的時間,以及在一個FPGA高度并行配置中處理無損壓縮,通過使高度并行運(yùn)行的計(jì)算單位提供數(shù)據(jù)在適當(dāng)?shù)臅r間預(yù)測的基礎(chǔ)上完成計(jì)算。

 

  再這之前，在確定是否將無損壓縮應(yīng)用于數(shù)據(jù)的數(shù)據(jù)復(fù)制時，需要讀取兩次數(shù)據(jù)，在FPGA上執(zhí)行復(fù)制標(biāo)識之前和之后，增加overhead，防止系統(tǒng)提供足夠的性能?，F(xiàn)在,通過合并處理切換到FPGA,重復(fù)識別預(yù)處理和FPGA的壓縮處理,并使用處理序列,控制壓縮處理結(jié)果反映在CPU上基于重復(fù)鑒定的結(jié)果,這種技術(shù)可以降低CPU和FPGA之間的overhead的重載輸入數(shù)據(jù)和控制交流。這減少了由于數(shù)據(jù)的切換和CPU和FPGA之間的控制，實(shí)現(xiàn)了CPU和FPGA加速器的高效協(xié)調(diào)運(yùn)行。