Marvell推出全球首款3nm芯片

  ICC訊  4月20日消息，雖然臺(tái)積電在去年年底就宣布3nm芯片已經(jīng)量產(chǎn)，但是一季度財(cái)報(bào)顯示，臺(tái)積電3nm仍未貢獻(xiàn)營收。不過，近日美國芯片公司Marvell表示，公司基于臺(tái)積電3nm工藝打造的數(shù)據(jù)中心芯片正式發(fā)布。

  據(jù)Marvell介紹，其基于臺(tái)積電3nm的芯片，可用于新產(chǎn)品設(shè)計(jì)，包括基礎(chǔ)IP構(gòu)建塊，112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 PHY / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互連，用于管理數(shù)據(jù)基礎(chǔ)設(shè)施中的數(shù)據(jù)流。這一3nm平臺(tái)的生產(chǎn)或開發(fā)遵循了Marvell的眾多5nm解決方案，跨越了其無與倫比的電光、開關(guān)、PHY、計(jì)算、5G基帶和存儲(chǔ)產(chǎn)品組合，以及廣泛的定制ASIC程序。

  具體來說，該IP產(chǎn)品組合與2.5D封裝技術(shù)兼容，如臺(tái)積電領(lǐng)先的2.5D CoWoS(Chip-on-Wafer-on-Substrate)解決方案，并將使Marvell能夠?yàn)槠湫袠I(yè)領(lǐng)先的基礎(chǔ)設(shè)施產(chǎn)品開發(fā)一些最先進(jìn)的multi-die、多芯片封裝系統(tǒng)(SiP)，并為一些最具挑戰(zhàn)性的基礎(chǔ)設(shè)施用例(如機(jī)器學(xué)習(xí))優(yōu)化定制ASIC解決方案。

  按照Marvell所說，SerDes 和并行互連在芯片中充當(dāng)高速通道，用于在chiplet內(nèi)部的芯片或硅組件之間交換數(shù)據(jù)。與 2.5D 和 3D 封裝一起，這些技術(shù)將消除系統(tǒng)級(jí)瓶頸，以推進(jìn)最復(fù)雜的半導(dǎo)體設(shè)計(jì)。

  SerDes 還有助于減少引腳、走線和電路板空間，從而降低成本。超大規(guī)模數(shù)據(jù)中心的機(jī)架可能包含數(shù)以萬計(jì)的 SerDes 鏈路。

  根據(jù)他們提供的數(shù)據(jù)，新的并行芯片到芯片互連可實(shí)現(xiàn)高達(dá) 240 Tbps 的聚合數(shù)據(jù)傳輸，比多芯片封裝應(yīng)用的可用替代方案快 45%。

  換句話說，互連傳輸速率相當(dāng)于每秒下載 10,000 部高清電影，盡管距離只有幾毫米或更短。

  Marvell 將其 SerDes 和互連技術(shù)整合到其旗艦硅解決方案中，包括Teralynx開關(guān)，PAM4和相干DSP，Alaska 以太網(wǎng)物理層 (PHY)設(shè)備，OCTEON處理器，Bravera存儲(chǔ)控制器，Brightlane汽車以太網(wǎng)芯片組和定制 ASIC。

  而轉(zhuǎn)向 3nm 工藝使工程師能夠降低芯片和計(jì)算系統(tǒng)的成本和功耗，同時(shí)保持信號(hào)完整性和性能。